Control Systems and Computers

https://doi.org/10.15407/csc.2023.01.005

Rytsar B.Ye. A Simple Stuck-At-Faults Detection Method in Digital  Combinational Circuits. Control Systems and Computers. 2023. № 1. pp. 5-17.

УДК 519.718

Б.Є. Рицар, доктор технічних наук, професор, кафедра радіоелектронних пристроїв та систем, Національний університет України “Львівська політехніка”, 79013, м. Львів, вул. С. Бандери, 12, Україна, ORCID: ORCID: https://orcid.org/0000-0002-2929-2954, bohdanrytsar@gmail.com

ПРОСТИЙ МЕТОД ВИЯВЛЕННЯ НЕСПРАВНОСТЕЙ ТИПУ STUCK-AT FAULT У ЦИФРОВИХ КОМБІНАЦІЙНИХ СХЕМАХ

Вступ. Важливим розділом логікового проектування цифрових пристроїв є технічна діагностика, у рамках якої розробляються методи перевірки технічного стану пристроїв для забезпечення надійності їх роботи. Будь яке порушення нормального функціювання цифрового пристрою називають несправністю його роботи. Виявити несправність у логіковій схемі цифрового пристрою можна послідовністю контрольних тестів на її входах та спостереження отриманих результатів на її виході чи виходах. Завдання діагностики будь якого пристрою  полягає в пошуку мінімальної кількості тестових кодів. Типовими моделями пошкоджень при проектуванні цифрових пристроїв є поодинчі або багаторазові пошкодження. У статті розглянуто поодинчі пошкодження типу stuck-at-fault (0/1), які переважно мають місце в цифрових комбінаційних пристроях. Для виявлення таких несправностей відомі різні методи і алгоритми пошуку тестових кодів, серед яких переважна більшість ґрунтується на аналітичному підході та характеризується складністю і громіздкістю практичної реалізації, що зростає зі збільшенням кількості змінних.

Метою статті є запропонувати новий метод виявлення (діагностування) несправностей типу stuck-at-fault (0\1) у комбінаційних цифрових схемах, в основі якого лежить числовий теоретико-множинний підхід, який буде відрізнятися від відомих простотою практичної реалізації.

Методи. Запропоновано новий метод виявлення несправностей типу stuck-at-fault (0/1) у комбінаційних цифрових схемах.

Результати. Описано новий метод виявлення (діагностування) несправностей типу Stuck–At Faults (0/1) у цифрових комбінаційних схемах на основі числового теоретико-множинного підходу. Порівняно з відомими методами й алгоритмами пропонований підхід відрізняється простішою реалізацією пошуку векторів тестових кодів у довільних точках досліджуваної логікової схеми. Для визначення місця і типу несправності Stuck–At Fault (0/1) достатньо реалізувати кілька простих теоретико-множинних операцій і процедур. Це засвідчують наведені в роботі приклади застосування пропонованого методу, які запозичено з публікацій відомих авторів.

Висновки. Запропонований та описаний у статті метод виявлення несправностей дозволяє виявляти несправності типу stuck-at-fault (0/1) у комбінаційних цифрових схемах. Цей метод, порівняно з відомими методами та алгоритмами, відрізняється простішою реалізацією завдяки застосуванню числового теоретико-множинного підходу. Для пошуку векторів тестових кодів, за допомогою яких можна визначити місце і тип несправностей типу stuck-at-fault (0/1) на всіх рівнях досліджуваної схеми, достатньо виконати лише кількох простих ТМ-операцій і процедур. Переваги пропонованого методу ілюструють приклади, запозичені з публікацій відомих авторів.

Завантажити повний текст! (англійською)

Ключові слова: цифрові комбінаційні схеми, виявлення несправностей, вектори тестових кодів, чисельний теоретико-множинний підхід, операції та процедури.

1. Parag, Lala., 2009. An Introduction to Logic Circuit Testing. Morgan & Claypool. 111p.
2. Kohavi, Z., Jha, N., 2010. “Switching and Finite Automata Theory”. Cambridge University Press, pp. 206-
3. Fujiwara, H., Logic testing and design for testability. In Comp. Syst. Series. Cambridge, MA: Mass. Inst. Tech., 304 p. DOI: https://doi.org/10.7551/mitpress/4317.001.0001.
4. Sasao, T., 1997. Easily testable realizations for generalized Reed-Muller expressions. IEEE Trans. On Computers, 46 (6), pp. 709-716.
5. Sasao, T., 1999. Switching Theory for Logic Synthesys. Kluwer Academic Publishers, pp. 303-310.
6. Faraj, K., 2011. “Design Error Detection and Correction System based on Reed-Muller Matrix for Memory Protection”. International Journal of Computer Applications (0975-8887), 34 (8), pp. 42-48.
7. Reed, I.S., 1973. “Boolean Difference Calculus and Fault Finding”. SIAM Journal on Applied Mathematics, 24 (1), pp. 134-141.
8. Samangadkar, S.S., Dudam, S.S., & Sinha, A.K., 2015. “Fault Diagnosis in Combinational Logic Circuits: A Survey”. IJSRD, 3 (2), pp. 2051-2054.
9. Zakrevskiy, A.D., Pottosin, Yu.V., Cheremisinova, L.D., 2007. Logicheskiye osnovy proyektirovaniya diskretnykh ustroystv. M.: Fizmatlit. 592 p. [Закревский А.Д., Поттосин Ю.В., Черемисинова Л.Д. Логические основы проектирования дискретных устройств. Физматлит. М.: 2007. 592 с.] (In Russian).
10. Karkouri, Y, Aboulhamid, M. Multiple Stuck-at Fault in Logic Circuits. [online]. Available at: <http://www.iro.umontreal.ca/~aboulham/pdfs_sources/KCCVLSI.pdf> [Accessed 1 June 2022].
11. Y Liu, Q Xu. On modeling faults in FinFET logic circuits. 2012 IEEE Inter. Test Conf. Paper 11.3. shILAotDjLlJRNNc.pdf.
12. Liu, Y., Xu, Q., 2012. “On modeling faults in FinFET logic circuits”. In 2012 IEEE International Test Conference, pp. 1-9.
13. Sidik Nurcahyo, S. “General Algorithm for Testing the Combinational Logic Gates inside Digital Integrated Circuits”. International Journal of Engineering Research and Applications, 7 (7), pp. 1-5. DOI: 10.9790/9622-0707050105.
14. Jameil, A. K., 2015. “A new single stuck fault detection algorithm for digital circuits”. J. Eng. Res. Gen. Sci, 3(1), 1050-1056.
15. Malihi, L., Malihi, R., 2020. “Single stuck-at-faults detection using test generation vector and deep stacked-sparse-autoencoder”. SN Applied Sciences, 2, 1715, pp. 1-10. DOI: https://doi.org/10.1007/s42452-020-03460-0.
16. Zhang, Z., Zhao, J., 2017. “A deep belief network based fault diagnosis model for complex chemical processes”. Comput Chem Eng., 107, pp. 395-407.
17. Rytsar, B.Ye. Teoretyko-mnozhynni optymizatsiyni metody lohikovoho syntezu kombinatsiynykh merezh: dys. doktora tekhn. Lviv, 2004. 348 p. [Рицар Б.Є. Теоретико-множинні оптимізаційні методи логікового синтезу комбінаційних мереж: дис. доктора техн. Львів, 2004. 348 с.] (In Ukrainian).
18. Rytsar, B.Ye., 2015. “A New minimization method of logical functions in polynomial set-theoretical format. 1. Generalized rules of conjuncterms simplification”. Upravlyayushchie Sistemy i Mashiny, 2, pp. 39-57.

Надійшла 15.11.2022